VHDL für Fortgeschrittene - Seminar / Kurs von MicroConsult GmbH

VHDL für Fortgeschrittene

Inhalte

Einführung

  • Entwurfsmethoden, Modellierungsraum von VHDL
  • Order of Analysis, Projektverwaltung

Datenflussbeschreibung

  • Concurrent Signal Assignment, When und With Select, Generate
  • Block Statement, Sichtbarkeit, Guarded Expression

Modellierungsarten am Beispiel LFSR

  • Struktur, Datenfluss, Verhalten

Prozesse mit mehrfachen Wait-Anweisungen

  • Multi-Wait-FSM, Algorithmus als MW-Prozess, Rescheduling
  • Vor- und Nachteile von MW

Packages

  • Package und Package Body, Prozeduren, Funktionen, Overloading

Mehrfachquellen und Treiber

  • Mehrfachzuweisung, Resolution Function (ResFu), Register und Bus bei ResFu
  • NULL-Zuweisung, Signalstärken und mehrwertige Logik

Arithmetik und Typenkonvertierung

  • Arithmetic Packages, Arithmetik Funktionen, Konvertierungsfunktionen, Zähler

Zeitmodell

  • Simulationsalgorithmus, Delta Zyklus, Event Queue, Preemption Mechanismus
  • Verzögerungsmodelle, Rise- und Fallzeiten, Min-, Typ- und Max-Zeiten

Fehlerhaftes Modell

  • ASSERT Statement, Entity Statement Part, Setup und Hold Intervall

Testbench

  • Signalgenerierung, Auswertung
  • Packages textio und std_logic_textio, Ist-/Soll-Vergleich

VITAL (VHDL Initiative Toward ASIC Libraries)

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Hinweis: Dieses Seminar findet in der Hochschule München statt.

  • Den genauer Veranstaltungsort teilen wir Ihnen in der Durchführungsbestätigung mit.

Lernziele

Durch den VHDL-Kurs kennen Sie alle gängigen Modellierungsarten hinsichtlich Lesbarkeit, Simulationsgeschwindigkeit und Synthetisierbarkeit. Damit können Sie den für die jeweilige Anwendung am besten geeigneten Beschreibungsstil auswählen. Sie können eine vollständige Testbench aufbauen, Signale für die Simulation von komplexen Schaltungen generieren und VHDL-Konstrukte zur Auswertung der Simulation einsetzen.

SG-Seminar-Nr.: 5330839

Anbieter-Seminar-Nr.: VHDL-MORE

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