AURIX™ TC2xx: 32-Bit Multicore-Mikrocontroller-Familie - Seminar / Kurs von MicroConsult GmbH

AURIX™ TC2xx: 32-Bit Multicore-Mikrocontroller-Familie

Inhalte

Infineon AURIX™ Architektur: Überblick

AURIX™ Multicore

  • CPU, Pipelines, Register Sets, Floating Point Unit FPU, DSP-Erweiterung
  • Memory Model, Local und Global Memory Units
  • On-chip-Bussysteme: 64-Bit XBAR, 32-Bit System Peripheral Bus SPB
  • TRAP Handling

Ports (Pin-Definition und Port-Funktionen)

Protection System

Multicore Interrupt Processing: Interrupt Router

Direct Memory Access Controller DMA

On-Chip AURIX™ Peripherals

Timer

  • System Timer Module STM
  • Generic Timer Module GTM - Short Overview
  • Capture and Compare Unit CCU6

Communication Interfaces

  • UART/LIN, QSPI, I2C, MSC, HSSL & HSCT
  • Überblick: MultiCAN, Ethernet, FlexRay®

Sensor Interfaces

  • Single Edge Nibble Transmission SENT
  • Peripheral Sensor Interface PSI5

Analog-Digital Converter

  • Versatile Analog-Digital Converter VADC
  • Delta-Sigma Analog-Digital Converter DSADC

System Control Unit SCU

  • Clock Control
  • Reset System
  • Power Management
  • External Request Unit ERU
  • Start-up Prozess
  • Watchdog Timer WDT

Safety

On-Chip Debug System OCDS

Überblick: Emulation Device & Calibration

Übungen

  • Es werden Übungen mit einem Infineon AURIX™ Board durchgeführt. Dabei kommen folgende Aspekte zur Anwendung: Interrupt Controller, DMA-Controller, Multicore-Startup, Peripherie-Initialisierung

HINWEIS: Die Kursunterlagen sind auf Englisch

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HINWEIS: Für die Teilnahme an diesem Training ist ein gültiges NDA (Non-disclosure Agreement) erforderlich. ADAS-spezifische Blöcke werden nicht behandelt.

Lernziele

Sie kennen die Architektur, wesentliche On-chip-Peripherie und Besonderheiten (insbesondere der Multicore-Architektur und Safety-Erweiterungen) der ersten Generation der Bausteinfamilie AURIX™.

Sie können Low-Level-Treiber für diese Hardware programmieren, adaptieren und mit einem Debugger testen.

Ferner sind Sie in der Lage, Interrupts und Traps zu steuern.

Ihre Vorteile:

Effektiver und zeitsparender Einstieg in die Gesamtthematik

Praktische Tipps zu Multicore und Safety

Hinweise zum Erstellen einer effizienten Software-Architektur

Übungen auf USB-Stick oder als Download

Zielgruppen

Hardware- und Software-Architekten, Hardware- und Software-Entwickler, Testingenieure /// Hinweis: Für die Teilnahme an diesem Training ist ein gültiges NDA (Non-disclosure Agreement) erforderlich.

Termine und Orte

Datum Dauer Preis
München, DE
15.02.2021 - 19.02.2021 40 h Jetzt buchen ›

SG-Seminar-Nr.: 5330772

Anbieter-Seminar-Nr.: AURIX

Termine

  • 15.02.2021 - 19.02.2021

    München, DE

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